|
|
پردازش علائم و داده ها، جلد ۱۹، شماره ۱، صفحات ۰-۰
|
|
|
| عنوان فارسی |
طراحی یک ساز و کار ارتباطی آگاه از ازدحام برای معماری شبکه بیسیم روی تراشه در سیستمهای چندهسته‌ای |
|
| چکیده فارسی مقاله |
معماری ترکیبی بیسیم شبکه روی تراشه به عنوان یک زیرساخت ارتباطی جدید جهت غلبه بر مشکلات معماری شبکه روی تراشه سنتی در سیستمهای چندهسته‌ای پیشنهاد شده است. این معماری می‌تواند ارتباطاتی با پهنای باند بالا و توان مصرفی پایین برای سیستمهای چند پردازندهای روی تراشه را فراهم کند. از آنجا که هر مسیریاب بیسیم بین مجموعهای از هستههای پردازشی مشترک است، احتمال ازدحام مسیریابها بالا میرود و در نتیجه منجر به افزایش تاخیر ارسال و مصرف توان میشود. در این مقاله یک معماری ترکیبی بیسیم روی تراشه شامل توپولوژی و ساز و کار آگاه از ازدحام ارتباطی با توجه به بهینه سازی کارایی و هزینه سیستم ارائه میشود. با استفاده از شبیه سازی، کارایی معماری پیشنهادی در مقایسه با معماریهای مهم بی سیم روی تراشه مورد ارزیابی قرار میگیرد. نتایج شبیه سازی، موثر بودن معماری پیشنهادی را از منظر بهره‌وری شبکه، تاخیر ارسالی و مصرف توان تحت الگوهای ترافیکی گوناگون نشان میدهد. |
|
| کلیدواژه‌های فارسی مقاله |
شبکه روی تراشه، اتصالات بیسیم، چند پردازندهای روی تراشه، چند هسته‌ای، ازدحام. |
|
| عنوان انگلیسی |
Design of a novel congestion-aware communication mechanism for wireless NoC architecture in multicore systems |
|
| چکیده انگلیسی مقاله |
Hybrid Wireless Network-on-Chip (WNoC) architecture is emerged as a scalable communication structure to mitigate the deficits of traditional NOC architecture for the future Multi-core systems. The hybrid WNoC architecture provides energy efficient, high data rate and flexible communications for NoC architectures. In these architectures, each wireless router is shared by a set of processing cores. Sharing links between cores increases congestion vulnerability which consequently degrades WNoC performance. In this paper, we propose a novel congestion-aware mesh-based WNoC architecture to address these issues. We consider optimization of the system cost and performance, simultaneously. Through comprehensive simulations, the performance of the proposed architecture has been evaluated and compared with notable WNoC architectures. The experimental results demonstrated the effectiveness of the proposed design under both synthetic and realistic traffic patterns in terms of network throughput, latency, and energy consumption. |
|
| کلیدواژه‌های انگلیسی مقاله |
Network on Chip, Wireless communications, Multicore, system-on-chip, congestion. |
|
| نویسندگان مقاله |
عباس دهقانی | Abbas Dehghani
Yasouj University
دانشگاه یاسوج
کیوان رحیمی زاده | Keyvan RahimiZadeh
Yasouj University
دانشگاه یاسوج
|
|
| نشانی اینترنتی |
http://jsdp.rcisp.ac.ir/browse.php?a_code=A-10-1943-1&slc_lang=fa&sid=1 |
| فایل مقاله |
فایلی برای مقاله ذخیره نشده است |
| کد مقاله (doi) |
|
| زبان مقاله منتشر شده |
fa |
| موضوعات مقاله منتشر شده |
مقالات پردازش داده‌های رقمی |
| نوع مقاله منتشر شده |
پژوهشی |
|
|
|
برگشت به:
صفحه اول پایگاه |
نسخه مرتبط |
نشریه مرتبط |
فهرست نشریات
|