این سایت در حال حاضر پشتیبانی نمی شود و امکان دارد داده های نشریات بروز نباشند
مدلسازی در مهندسی، جلد ۱۸، شماره ۶۳، صفحات ۴۱-۵۰
عنوان فارسی طراحی و شبیه سازی مدار جمع کننده پنج ارزشی جدید مبتنی بر ترانزیستور نانو نوار گرافن
چکیده فارسی مقاله در این مقاله طراحی و شبیه‌سازی مدارات پنج ارزشی مبتنی بر نانونوارگرافن ارائه شده است. منطق پنج ارزشی بیان شده منطبق بر منطق گلویس می-باشد. برای شبیه‌سازی ترانزیستور نانو نوار گرافن از مدل سازگار با HSPICE و تکنولوژی 15 نانومتر استفاده شده است. بر این اساس، ابتدا مدارات NAND و NOR پنج ارزشی پیشنهادی، طراحی و شبیه‌سازی شده‌اند. نتایج حاصله نشان می‌دهند این مدارها از نظر سرعت و توان مصرفی در مقایسه با مدارات همتای CNTFET خود از بهبود چشمگیری برخوردار هستند. در ادامه، مدار جمع-کننده به عنوان اصلی‌ترین بخش پردازنده‌های دیجیتالی در طراحی مدارات مجتمع، با منطق پنج ارزشی پیشنهاد گردید. . پاسخ گذرای مدارات حاکی از دقیق بودن خروجی‌ها می‌باشد. پارامترهایی نظیر توان مصرفی، تاخیر و حاصل ضرب توان در تاخیر محاسبه گردید. ارزیابی نتایج نشان می‌دهد مدار جمع‌کننده پیشنهادی دارای حاصل ضرب تاخیر در توان 3/179 فمتو ژول در ولتاژ تغذیه8/0 ولت و فرکانس کاری100 مگا هرتز می‌باشد.
کلیدواژه‌های فارسی مقاله نانو نوار گرافن، منطق پنج ارزشی، گلویس، جمع کننده،
عنوان انگلیسی Design and simulation of Penternary adder based on GNRFET
چکیده انگلیسی مقاله In this paper, the design of penternary circuits based on graphene nanoribbon FET (GNRFET) is presented. The employed logic of the penternary corresponds to the Galois logic. The HSPICE-compatible model and 15-nanometer technology have been used to simulate the graphene nanoribbon transistor. Accordingly, the proposed NAND and NOR penternary circuits are first, designed and simulated. The results show that these proposed circuits have a significant improvement in terms of speed and power consumption compared to their CNTFET counterparts. Then, the adder circuit as the main part of digital processors in integrated circuit design is proposed with penternary logic. The transient responses of the proposed circuits are accurate. Parameters such as power consumption,, delay and power-delay product are calculated. Evaluation of the results shows that the proposed adder circuit has the power-delay product (PDP) of 179.39 fJ at the supply voltage of 0.8 V and the operating frequency of 100 MHz.
کلیدواژه‌های انگلیسی مقاله نانو نوار گرافن, منطق پنج ارزشی, گلویس, جمع کننده
نویسندگان مقاله مهدیه نیری |
دانشگاه آزاد یزد

مریم نیری |
عضو هیات علمی و مدیر پژوهش و فناوری دانشگاه آزاد یزد

نشانی اینترنتی https://modelling.semnan.ac.ir/article_4851_addf43018452f3a67adbab102bce52cc.pdf
فایل مقاله فایلی برای مقاله ذخیره نشده است
کد مقاله (doi)
زبان مقاله منتشر شده fa
موضوعات مقاله منتشر شده
نوع مقاله منتشر شده
برگشت به: صفحه اول پایگاه   |   نسخه مرتبط   |   نشریه مرتبط   |   فهرست نشریات