این سایت در حال حاضر پشتیبانی نمی شود و امکان دارد داده های نشریات بروز نباشند
International Journal of Engineering، جلد ۲۷، شماره ۴، صفحات ۵۱۷-۵۲۲
عنوان فارسی
چکیده فارسی مقاله
کلیدواژه‌های فارسی مقاله
عنوان انگلیسی Dual Phase Detector Based Delay Locked Loop for High Speed Applications
چکیده انگلیسی مقاله In this paper a new architecture for delay locked loops will be presented. One of problems in phase-frequency detectors (PFD) is static phase offset or reset path delay. The proposed structure decreases the jitter resulted from PFD by switching two PFDs. In this new architecture, a conventional PFD is used before locking of DLL to decrease the amount of phase difference between input and output of DLL. Near locking an XOR gate is employed to act as a PFD which make the DLL lock with fewer jitter. Also, by using XOR gate the reset path time and glitch will be decreased. In addition, the proposed architecture is designed in TSMC 0.18um CMOS Technology. The simulation results support the theoretical predictions.
کلیدواژه‌های انگلیسی مقاله DLL, Delay Locked Loop, jitter, Phase Noise, Synthesizer
نویسندگان مقاله Gholamreza Ardeshir |
Elect & Computer Engineering, Babol Nooshirvani University of Technology

Mohammad Gholami |
Electrical & Electronic Engineering, University of Mazandaran

نشانی اینترنتی http://www.ije.ir/article_72280_e68bf3c93a524eeef41535c6e27baf0a.pdf
فایل مقاله اشکال در دسترسی به فایل - ./files/site1/rds_journals/409/article-409-2062739.pdf
کد مقاله (doi)
زبان مقاله منتشر شده en
موضوعات مقاله منتشر شده
نوع مقاله منتشر شده
برگشت به: صفحه اول پایگاه   |   نسخه مرتبط   |   نشریه مرتبط   |   فهرست نشریات